对照一个器件时序图来写Verilog程序，基本是就是写个稍微复杂点的状态机

IPO · 发表于 2010-12-19 19:16:41

请教一个问题，对照一个器件时序图来写Verilog程序，基本是就是写个稍微复杂点的状态机

IPO · 发表于 2010-12-19 19:16:52

问题是只有一个CLK

IPO · 发表于 2010-12-19 19:17:00

我怎么才能有效的比较精确的控制每个状态的时序？

doudou33 · 发表于 2012-7-18 20:21:18

回复 1# IPO

咋不继续讨论呢。我可想知道怎么写时序程序了

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