切换到窄版

集成电路技术分享

 找回密码
 我要注册

QQ登录

只需一步，快速开始

搜索
fpga论坛|fpga设计论坛»论坛 › › FPGA技术交流 › 为什么每次编译都会出现这句话“
返回列表 发新帖
查看: 1006|回复: 1

为什么每次编译都会出现这句话“

[复制链接]
刚刚168 发表于 2014-7-7 16:22:27 | 显示全部楼层 |阅读模式
为什么每次编译都会出现这句话“Error (10482): VHDL error at jcq.vhd(6): object "std_logic" is used but not declared“跪求
FPGA工程师就业培训班（保就业）
回复

使用道具 举报

FPGA就业培训班招聘学员（保就业）
返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 我要注册

本版积分规则

关闭

站长推荐上一条 /1 下一条

QQ|小黑屋|手机版|Archiver|fpga论坛|fpga设计论坛 ( 京ICP备20003123号-1 )

GMT+8, 2025-5-7 08:16 , Processed in 0.055772 second(s), 20 queries .

Powered by Discuz! X3.4

© 2001-2023 Discuz! Team.

快速回复 返回顶部 返回列表