求救啦，verilog时钟

heracles1 · 发表于 2010-12-25 23:06:12

`timescale 10ns/100ps
module TEST(Clk);
output Clk;
reg Clk;
initial
begin
Clk = 1;
end
always @(Clk)
#10 Clk = ~Clk;
endmodule

复制代码

怎么总是不能输出时钟波形啊，我用的q ii。谢谢啦！！！

heracles1 · 发表于 2010-12-25 23:07:51

没人吗，呼唤大神啊~~

njithjw · 发表于 2010-12-26 19:09:30

`timescale 10ns/100ps
module TEST(Clk);
output Clk;
reg Clk;
      initial
      begin
      Clk = 1;
      end

      always
      #10 Clk = ~Clk;

endmodule

kelly07050505 · 发表于 2010-12-28 09:59:37

`timescale 10ns/100ps
module TEST;
wire Clk;
      initial
      begin
      Clk = 1;
      end

      always
      #10 Clk = ~Clk;

endmodule

wangxia6112 · 发表于 2010-12-28 10:55:27

`timescale 10ns/100ps
module test;
reg clk;

always #10 clk=~clk;

initial
begin
clk=1;
end

endmodule

wangxia6112 · 发表于 2010-12-28 10:56:13

看看verilog顶层模块的编写部分，你就明白了。

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求救啦，verilog时钟

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