QUARTUS 时序优化设计资料

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Altera Quartus II软件v14.1支持业界第一款具有硬核浮点DSP模块的FPGA实现TFLOP性能
Altera公司(Nasdaq: ALTR)今天发布其Quartus II软件v14.1，扩展支持Arria 10 FPGA和SoC——FPGA业界唯一具有硬核浮点DSP模块的器件，也是业界唯一集成了ARM处理器的20 nm SoC FPGA。Altera最新的软件版本可立即支持集成在Arria 10 FPGA和SoC中的硬核浮点DSP模块。用户现在可以选择三种独特的DSP设计输入流程，DSP性能达到业界领先的1.5 TFLOPS。软件还包括多项优化，加速Arria 10 FPGA和SoC设计时间，提高了设计人员的效能。
Arria 10 FPGA和SoC中集成了IEEE 754兼容浮点DSP模块，前所未有的提高了浮点DSP性能、设计人员的效能以及逻辑利用率。Quartus II软件v14.1提供了高级工具流程，为硬核浮点DSP模块提供多种设计输入选项，支持用户迅速设计并实现解决方案，满足各种需要大量计算的应用需求，例如，高性能计算(HPC)、雷达、科学和医疗成像等应用领域。这些设计流程包括为软件编程人员提供的OpenCL，为基于模型的设计人员提供的DSP Builder，以及为传统FPGA设计人员提供的硬件描述语言(HDL)流程。与软核实现不同，硬核浮点DSP模块不会占用宝贵的逻辑资源来实现浮点操作。
Quartus II软件v14.1的其他特性包括：
1，增强设计空间管理器II (DSE II)工具加速了时序收敛，为用户提供实时状态和报告数据。数据可以用于和计算群同时产生的多次编译进行逐项对比。
2，优化的集中式IP分类和改进后的图形用户界面(GUI)有助于在一个位置进行存储，很容易找到所有定制IP。
3，此外，Altera新的非易失MAX 10 FPGA在小外形封装、低成本和瞬时接通可编程逻辑器件封装中包含了双配置闪存、模拟和嵌入式处理功能。
4，增强JNEye串行链路分析工具进一步简化了电路板级设计和规划。JNEye工具结合Arria 10硅片模型，能够仿真Arria 10设计中的传输线模型，估算插入损耗和交叉串扰参数。

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