verilog 里可以这样表达吗if((cnt2==1) or (cnt4==1))

verilog 里可以这样表达吗if((cnt2==1) or (cnt4==1))

不可以这样表达，不符合基本的语法。“or”在编程语言中一般用“|”（或）来表达，在这个表达中你试下if((cnt2==1) ||(cnt4==1))。