初学verilog遇到的问题

modelsim仿真verilog，无法调用自己写的模块怎么解决？

初学verilog，写了一个简单的8位加法器的模块，想要写个test bench用Modelsim SE PLUS 6.5仿真一下，myadder8.v和myadder8tb.v编译都能过，但是右键myadder8tb.v，选择stimulate without optimization时报错：# ** Error: (vsim-3043) E:/Program Files (x86)/Modelsim 6.5 se/exerceise/exercise5/myadder8tb.v(16): Unresolved reference to 'myadder8'.#         Region: /myadder8tb# Error loading design是modelsim找不到myadder模块无法调用的意思吗？该怎么解决？在myadder8tb.v的开头加上`include "myadder8.v"，以及直接把myadder8.v里的内容写到myadder8tb.v里面，这两种方法都试过，还是一样报错。myadder8.v和myadder8tb.v文件如下：#################################################################################module myadder8(cout,sum,a,b,cin);  input[7:0] a,b;  input cin;  output cout;  output[7:0] sum;    assign {cout,sum}=a+b+cin;  endmodule#################################################################################`timescale 10ns/1nsmodule myadder8tb;  reg[7:0] aa,bb;  reg ccin;  wire[7:0] ssum;  wire ccout;    always  begin    #2 aa={$random}%256;    bb={$random}%256;    ccin={$random}%2;        myadder8(ccout,ssum,aa,bb,ccin);    $display("a=%b, b=%b, cin=%b, and cout=%b, sum=%b", aa,bb,ccin,ccout,ssum);  end  endmodule

myadder8(ccout,ssum,aa,bb,ccin);不能放在always里