【FPGA(cyclone4)第二期 】 时序与仿真学习2-优化乘法器

Verilog HDL语言所描述的乘法器是以消耗时钟作为时间单位，反之组合逻辑所建立的乘法器是以广播时间作为事件单位，说简单点是，Verilog HDL语言所描述的乘法器快不快是根据时钟消耗作为评估。
策略一：如果被乘数小于乘数，那么被乘数和乘数互换。
{Multiplier，Multiplicand}=Multiplicand<Multiplier?{Multiplicand,Multiplier}:{Multiplier，Multiplicand};
与普通乘法器相比，优化乘法器在进行累加操作之间多了一个步骤出来，就是被乘数和乘数的比较的步骤。
（一）在初始化之际，取乘数和被乘数的正负关系，然后取被乘数和乘数的正直。
（二）乘数和被乘数比较，如果被乘数小于乘数，结果乘数和被乘数互换
（三）每一次累加操作，递减一次乘数，直到乘数的值为零，表示操作结束
（四）输出结果根据正负关系取得。

输出结果根据正负关系取得。