新手请教一个问题

在用verilog hdl写程序的时候，如果要用到一个变量，比如reg类型，为什么在使用之前不用付初值呢，比如 reg [30:0] a,然后直接就可以 a=a+1 吗

定义了reg型后，该信号通常用于过程块中，如always语句中。如下。
reg [30:0]a;
always @(posedge clk or negedge rstn)
begin
if(!rstn)
a<=0;
else
a=a+1;
end

一般还是要赋初值的。