verilog的四舍五入算法还有｛｝

r_filter_out <= (add_level3_1[22:0]+{!add_level3_1[22],{14{add_level3_1[22]}}})>>15 ;//四舍五入输出

add_data1 <= {    i_filter_in[7],i_filter_in    } + {delay_pipeline8[7],delay_pipeline8} ;
add_data2 <= {delay_pipeline1[7],delay_pipeline1} + {delay_pipeline7[7],delay_pipeline7} ;
add_data3 <= {delay_pipeline2[7],delay_pipeline2} + {delay_pipeline6[7],delay_pipeline6} ;
add_data4 <= {delay_pipeline3[7],delay_pipeline3} + {delay_pipeline5[7],delay_pipeline5} ;
add_data5 <= {delay_pipeline4[7],delay_pipeline4} ;

这里｛｝应该不是合并的意思吧？   四舍五入怎么实现的额    特别是{14{add_level3_1[22]}}:

新手求助。。翻书根本找不到这种语法额    这是FIR滤波代码里面的