网上见到的笔试题，求标准答案

现有如下电路，信号 A，B，C 都是 1bit 信号，假设一级门延时为 0.5ns，组合 逻辑 L1、L2 的延时分别为 5 级门延时、7 级门延时（注：不可拆分）；各 DFF 的延时，Setup 和 Hold 时间都是相当于 1 级门延时；如果 D 和 E 等其他路径为非关键路径，请问：该电路 最高速度为多少？如果该电路设计目标分别是 200MHz，该如何修改电路？

你都说了不能拆，那能怎么办，就在L1  L2之间加一个D触发器呗。
这样以来最大延时是
1+7+1 = 9
9*0.5=4.5ns  
200m的周期是5ns > 4.5ns 符合要求