初学verilog 求救 语法问题

wire enable;
reg [7:0] data;
wire [7:0] #(3,4) f=enable?data:8'bz;
第三句 前面半截 wire [7:0] #(3,4) f 看不懂、请讲的详细一点 谢谢哈

#（3,4）表示延迟，表示上升沿延迟3各单位，下降沿延迟4个单位