FPGA(ep2c8q208c8n)引脚中文详解

1.下载口。JTAG下载接口，对应下载的文件是SOF文件，速度快，JTAG将程序直接下载到FPGA中，但是掉电程序丢失，平时学习推荐使用JTAG方式，最后固化程序的时候再通过AS方式将程序下载到配置芯片中即可;
AS下载接口，对应下载的是POF文件，速度相对较慢，需要重新上电并且拔掉下载线，才能工作，操作相对麻烦，不推荐学习的时候使用。
2.FPGA引脚作用：
（1）VCCINT:这些都是内部逻辑阵列电源电压引脚。 VCCINT还可以给输入缓冲区供电，用于LVPECL，LVDS（常规I / O和CLK引脚），差分HSTL，差分SSTL I/ O标准。Connect all VCCINT pins to 1.2 V.  Decoupling depends on the design decoupling requirementsof the specific board. 所有VCCINT引脚连接至1.2 V，去耦依赖于设计脱钩的要求的具体电路板。
（2）VCCIO[1…8]: 这些I / O电源电压引脚银行1至8。每个组可以支持不同的电压水平。 VCCIO供电到输出缓冲区，所有的I / O标准。 VCCIO供电输入缓冲区用于LVTTL，LVCMOS，1.5-V，1.8 V，2.5 V，3.3 V PCI，和3.3-V PCI-X，
差分SSTL。差分HSTL。和LVDS lrecular我/ OL I / O标准。验证VCCIO电压等级连接是与QuartusII软件的引脚连接一致。去耦取决于设计去耦的具体要求的具体电路板。
（3）VREFB[1..8]N[0..3]: 为每个I / O组的输入参考电压。这些引脚被用来作电压参考引脚。如果没有被用，就作为普通的I/O引脚。
(4)VCCA PLL[1..4]: 模拟电源锁相环[1 ..4].将这些引脚连接到1.2 V，即使不使用PLL。更好的，使用一个孤立的线性电源钳工性能。您可以连接所有VCCA_ PLL引脚到一个单一的线性电源，以尽量减少成本。上锁相环的电源应脱钩。去耦依赖于设计脱钩要求的具体的电路板，欲了解更多信息，该引脚上的注意事项，请参阅锁相环在GYC/ llOevices的章节在Cyclone II器件手册。
（5）VCCD PLL[1..4]:数字电源锁相环。这些引脚连接到安静的数字电源板（1.2 V），这也提供给VCCINT，即使不使用PLL。上锁相环的电源应脱钩。去耦取决于设计去耦要求的具体板子。
（6）GNDA_PLL[1..4]LL的模拟地。这些引脚直接连接到同一数字地面，即使是不使用PLL。
（7）GND_PLL[1..4]LL的地。connect these pins to the GND plane on the board。
（8）NC: NO Connect.
(9) DLCK: 专用配置时钟引脚。在PS配置，DCLK是用于时钟配置数据，从外部源到Cyclone II器件。在AS模式下，DCLK是Cyclone II器件的输出，为配置接口提供定时，。该引脚上的输入缓冲器支持用施密特触发电路的滞后。DCLK不应该被悬空。置高或者置低，哪个方便置哪个。
（10）DATA0：专用配置数据输入引脚。在串行配置模式，位宽配置数据通过该引脚接收。在AS模式下，DATA0有一个始终是active的内部的上拉电阻， 该引脚上的输入缓冲区支持施密特触发器电路的滞后。DATA0不应该被悬空。置高或者置低，哪个方便置哪个。
（11）MSEL[0.1]:


（12）nCE: 专用低电平芯片使能引脚。 NCE低时，该设备已启用。当NCE高，设备被禁用。该引脚上的输入缓冲器支持滞后施密特触发器电路。在一个多设备配置中，NCE的第一个设备是绑低，而它的nCEO引脚驱动下一个设备的NCE。在单一的设备配置中，NCE绑低。
（13）nCONFIG: 专用配置控制输入。在用户模式下，将该引脚低会导致FPGA失去它的配置数据，进入复位状态，和置所有I / O引脚为三态。返回该引脚为逻辑高电平启动重新配置。该引脚上的输入缓冲器支持使用施密特触发器的滞后电路。nCONFIG应该接10K外部上拉电阻到3.3 V电源，被拉高。如果配置方案采用增强型配置器件或EPC2， nCONFIG可以直接连接到配置设备引脚nINIT_ CONF。如果不使用该引脚，该引脚可通过一个电阻连接的VCCIO。
（14）CONF_DONE:引脚类型为双向（漏极开路）。这是一个专用的配置状态引脚。作为一个状态输出，CONF_ DONE引脚为低在配置之前和其中。一旦接收到所有的配置数据没有错误，初始化周期开始，CONF_DONE被释放。作为一个状态输入，在接收所有数据之后CONF_ DONE变高。然后该设备初始化，进入用户模式。它不可以作为用户I / O引脚。该引脚上的输入缓冲器支持滞后施密特触发器电路。CONF_DONE应该10K外部上拉电阻到3.3 V电源，被拉高。如果使用内部上拉电阻上增强配置器件，外部10K上拉电阻应不使用该引脚上。
（15）nSTATUS: 引脚类型为双向（漏极开路）。这是一个专用的配置状态引脚。开机后FPGA驱动的nSTATUS拉低和上电复位后释放。作为一个状态输出，如果在配置过程中发生错误，nSTATUS拉低。作为一个状态输入，在配置或初始化过程中由外部拉低源nSTATUS时，该设备进入错误状态。它不可以作为一个用户I / O引脚。该引脚上的输入缓冲区支持滞后施密特触发器电路。nSTATUS接外部10K上拉电阻拉高到3.3 V电源。
（16）TCK\TMS\TDO\TDI

(17) CLK[0,2,4,6,8,10,12,14], LVDSCLK[0..7]p:
专用的全局时钟输入引脚，也可以用于差分全局时钟输入或用户输入的引脚的正极输入。未使用的引脚连接到GND。
（18）CLK[1,3,5,7,9,11,13,15], LVDSCLK[0..7]n：
专用的全局时钟输入引脚，也可以用于差分全局时钟输入或用户输入的引脚的负极输入。未使用的引脚连接到GND。
（19）PLL[1..4]OUTp ：
可选外部时钟输出的正极[1..4]。这些引脚只能使用差分I / O标准，如果它是由PLL输出送入。当不作为PLL输出引脚，这些引脚可以用来作为用户I / O引脚。当这些引脚都没有用，他们可能会被悬空。
（20）PLL[1..4]OUTn ：
可选外部时钟输出的负极[1..4]。这些引脚只能使用差分I / O标准，如果它是由PLL输出送入。当不作为PLL输出引脚，这些引脚可以用来作为用户I / O引脚。当这些引脚都没有用，他们可能会被悬空。
（21）nCEO:设备配置完成的时候置低，在配置多设备时，该引脚送入NCE脚后续的设备和必须由外部10k上拉电阻被拉高到VCCIO。在配置一个单一的设备时和多设备配置中的最后一个设备时，配置后该引脚可留悬空或作为用户I / O。
（22）nCSO:在AS模式中，Cyclone II FPGA输出控制信号到串行配置设备的nCS引脚，置低它来使能配置器件。在AS模式中，nCSO具有内部弱上拉电阻。当不在AS模式下编程设备时，NCSO引脚可被用来为I/ O。当这个引脚不被当做I / O时，Altera建议您悬空
（23）ASDO: 在AS模式中，Cyclone II FPGA输出控制信号到串行配置设备，来读取配置信息。在AS模式中，nCSO具有内部弱上拉电阻。在AS模式中，nCSO具有内部弱上拉电阻。当不在AS模式下编程设备时，ASDO引脚可被用来为I/ O。当这个引脚不被当做I / O时，Altera建议您悬空
(24)CRC_ERROR:此引脚是可选的，当CRC校验错误的时候才会被使能。不使用的时，可以用作I/O，建议悬空。
（25）DEV_CLRn：可选芯片全复位引脚，允许你覆盖所有清除所有设备寄存器。当此引脚被拉低，所有寄存器都清零;当此引脚高，所有寄存器的行为被编程。该引脚不影响JTAG边界扫描或编程操作。在Quartus II软件上，通过打开启用的设备广泛的的复位键（DEV_ CLRN）选项，使能该引脚。不使用的时候不能作为I/O，建议将这个引脚连接到VCCIO组，或地。
（26）DEV_OE：可选引脚，允许你在设备上覆盖所有三态。当此引脚被拉低，所有的I / O引脚处于三态;当该引脚驱动为高，所有的I / O引脚的正常运行定义。在Quartus II软件上，通过打开启用的设备广泛的的复位键（DEV_OE）选项. 不使用的时候不能作为I/O，建议将这个引脚连接到VCCIO组，或地。
(27)INIT_DONE: 可以用来作为一个I / O引脚，当被使能的时候，从低到高引脚过渡表示设备已经进入用户时模式，配置之后不能用为I/O，通过打开在Quartus II上启用INIT_DONE的输出选项使能。当INIT_ DONE启用，此引脚通过一个10K的电阻连接VCCIO所在的组。
（28）CLKUSR：可选用户提供的时钟输入。同步的一个或多个设备的初始化。用于为用户提供配置时钟，如果该引脚为未启用，它可以被用来作为一个用户I / O引脚。此引脚通过在Quartus II打开启用用户提供启动时钟（CLKUSR）选项
使能。
（29）LVDS[0-256][p,n]：两用差分发射器/接收器通道0到256。这些信道可以用于发送或接收LVDS兼容信号。有“P”后缀的引脚为差分通道携带正信号。“N”后缀的针脚为差分通道携带负信号。如果不使用差分信号。这些引脚可作为用户I / O引脚。不使用的时候，建议将这个引脚连接到VCCIO组，或地。
(30) DPCLK[0..11]/
DQS[[0,1 ]L, [3, 5,4, 2]B, [1, 0]R, [2,4, 5,3]T]:
两用DPCLK/ DQS引脚可以连接到全局时钟网络的高扇出控制信号，如时钟，异步清零，预置，时钟使能。它也可以作为可选的数据选通脉冲信号，用于在外部存储器接口。这些引脚驱动的专用DQS相移电路，它允许输入时钟的相移的微调或选通正确对齐捕获数据所需的时钟边沿。不使用的时候，建议将这个引脚连接到VCCIO组，或地。
（31）CDPCLK[0..7]/
DQS[[2, 3]L, [1, 0]B, [3, 2]R, [0,1 ]T]：
两用CDPCLK/ DQS引脚可以连接到全局时钟网络的高扇出控制信号，如时钟，异步清零，预置，时钟使能。在每个角落的两个CDPCLK中一次只有一个的喂时钟控制块。其他引脚可以用作一个通用I / O引脚。CDPCLK信号产生更多的延迟时钟块控制，因为他们是在被赶进时钟块控制之前复用的。它也可以作为可选的数据选通脉冲信号，用于在外部存储器接口。这些引脚驱动的专用DQS相移电路，它允许输入时钟的相移的微调或选通正确对齐捕获数据所需的时钟边沿。不使用的时候，建议将这个引脚连接到VCCIO组，或地。
（32）DQ[[[1 ,3] [L, R]], [[3,5][B,T]]][0..17]:
使用外部存储器接口X16或X18模式时，可选的数字信号。不使用的时候，建议将这个引脚连接到VCCIO组，或地。
（33）DQ[[[0..3] [L, R]], [[0..5][B,T]]][0..8]:
使用外部存储器接口X8或X9模式时，可选的数字信号。不使用的时候，建议将这个引脚连接到VCCIO组，或地。
（34）DM [[[0..3] [L, R]], [[0..5][B,T]]]：
x8/x9模式时可选数据屏蔽引脚（data mask pins），需要写入到DDR SDRAM，DDR2，SDRAM器件。低信号表明写是有效的。如果DM信号为高，内存就掩盖了DQ信号。每一组DQ和DQS信号需要一个DM引脚。不使用的时候，建议将这个引脚连接到VCCIO组，或地。
（35）DM[[[1 ,3][L,R]],[[3,5][B,T]]][0,1]：
X16/x18模式时可选数据屏蔽引脚（data mask pins），需要写入到DDR SDRAM，DDR2，SDRAM器件。低信号表明写是有效的。如果DM信号为高，内存就掩盖了DQ信号。每一组DQ和DQS信号需要一个DM引脚。不使用的时候，建议将这个引脚连接到VCCIO组，或地。
（36）DM [[[0..3] [L, R]], [[0..5][B,T]]]：
字节写选择（BWS）是一个低电平有效的引脚。当使能时，在写操作时，BWS选择哪个字节写入到该设备。不写入的字节保持不变。取消选择BWS会引起写入数据被忽略，不会写入设备。不使用的时候，建议将这个引脚连接到VCCIO组，或地。
（37）DM[[[1 ,3][L,R]],[[3,5][B,T]]][0,1]：
字节写选择（BWS）是一个低电平有效的引脚。当使能时，在写操作时，BWS选择哪个字节写入到该设备。不写入的字节保持不变。取消选择BWS会引起写入数据被忽略，不会写入设备。不使用的时候，建议将这个引脚连接到VCCIO组，或地。
在Quartus II软件中，确保未使用的引脚设置为输入三态。