十分频器的fpga程序

library IEEE;
use IEEE.STD_LOGIC_1164.all;

entity count10 is
  port( clr : in STD_LOGIC;
        clk : in STD_LOGIC;
            co : out STD_LOGIC;
      y0 : out STD_LOGIC_VECTOR(3 downto 0));
end count10;

architecture beh1 of count10 is
signal cnt:integer range 0 to 9 :=0;
begin
process(clk,clr)
begin
  if(clr='1')then
   cnt<=0;
  else
   if(clk'event and clk='1')then
        if cnt=9 then
     cnt<=0;
                  co<='1';
        else
        cnt<=cnt+1;
                  co<='0';         
          end if;
   end if;     
     end if;     
end process;
y0<="0000" when cnt=0 else
   "0001" when cnt=1 else
   "0010" when cnt=2 else
   "0011" when cnt=3 else
   "0100" when cnt=4 else
   "0101" when cnt=5 else
   "0110" when cnt=6 else
   "0111" when cnt=7 else
   "1000" when cnt=8 else
   "1001" when cnt=9 else
   "0000";
end beh1;

十分频器的fpga程序

恩，好帖，只要修改一下参数，就能实现任意分频！！！！！！！！

这个貌似是VHDL吧！

终于看见个VHDL了，但是楼主，这么写不麻烦嘛？？

我一直在用VHDL，看着很亲切啊，呵呵，只要修改一下参数，就能实现相应的分频！！！！！

学习verilog的飘过

thank you for very much!

只是不知楼主末尾转换时为何？

难道说是译码管显示？