关于verilog语句中的延时

老怪甲 · 发表于 2010-4-16 20:25:29

verilog语句中是可以指定延时的，但我始终不能明白这个延时的意义所在。延时是由硬件决定的，怎么
能在硬件描述语言中指定呢。都说延时是不可以综合的，只能用于仿真，但是仿真的意义不就在于检验电
路设计的正确性吗，如果说延时对实际生成的硬件来说是没有影响的，那么延时岂不是失去了存在的意义
。
我起初认为verilog中的延时仅仅是为了描述testbench，但似乎这种观点并不是完全正确，希望过路人能
解释一下verilog语言中的延时的意义和用途。小弟在此不胜感激。

老怪甲 · 发表于 2010-4-16 20:25:52

verilog中的延时是不可综合的一般用于仿真
综合后的网表中会包含延时信息这样可以在后仿真时正确描述实际电路的行为

eyrehua · 发表于 2010-5-2 17:22:09

正确，可综合的延迟应该用时钟。

Sunlife · 发表于 2015-5-14 13:45:24

verilog中的延时是不可综合的一般用于仿真
综合后的网表中会包含延时信息这样可以在后仿真时正确描述实际电路的行为

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关于verilog语句中的延时

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