关于时序约束，该怎么开始？

各位大神，我现在做一个FPGA的项目，现在verilog代码写得差不多了，通过modelsim仿真出来的数据看上去也没什么问题，然后我老板叫我做下时序分析，就是写时序约束，但是我才刚接触这个（之前一直只写verilog代码和用modelsim看数据），现在请问几个问题，希望论坛大神指教：1. 我该怎么开始？ 是看时序报告，然后直接写时序约束文件吗？？？全都端口都要做约束吗？？？（毫无头绪怎么开始）
2. 需要布局布线之后才能做时序分析吗？？
3. 我老板还说要用chipshope看逻辑，这个是chipshope是要链接板子上调试，需要用testbench吗，不用的话，一定要上位机输入激励信号吗？？？
本人还是小白，希望大神帮助指教undefined