把二进制变成BCD码需要几步？——漫谈大四加三算法的Verilog实现

lcytms · 发表于 2016-10-21 15:11:22

.sof文件下载到FPGA

全编译FPGA工程，生成.sof文件，连接至芯ZX-1开发板并上电。
打开Programmer通过Jtag口，将.sof文件下载到FPGA进行在线仿真。
.sof文件下载界面如下图所示。

lcytms · 发表于 2016-10-21 15:14:09

本帖最后由 lcytms 于 2016-10-21 15:33 编辑

开发板运行效果

开发板运行效果如下图所示。
经检查，开发板运行效果与设计相符。

lcytms · 发表于 2016-10-21 15:14:23

本帖最后由 lcytms 于 2016-10-21 15:33 编辑

开发板运行效果

开发板运行效果如下图所示。
经检查，开发板运行效果与设计相符。

lcytms · 发表于 2016-10-21 15:24:50

课程小结

本节课带领大家学习了二进制转换成BCD码的原理，并使用Verilog实现大四加三算法的建模，结合六位数码管显示，在至芯ZX-1开发板上演示了程序结果。
希望大家通过本次课程的学习，掌握大四加三算法的原理，熟练编写相关FPGA工程，掌握Verilog语法和相关开发工具。
课程到此结束，谢谢大家观赏。