FPGA初级课程第二讲 Verilog的语法（与门）

lcytms · 发表于 2016-10-31 22:28:25

编写验证代码。

lcytms · 发表于 2016-10-31 22:31:43

做设置进行仿真。

lcytms · 发表于 2016-10-31 22:34:59

做完一次检查之后，运行仿真。

lcytms · 发表于 2016-10-31 22:37:48

前仿看完之后，我们来看后仿。
执行一次全编译，进行门级仿真，选择慢模。
慢模是极端环境。我们验证极端环境下的延迟。

lcytms · 发表于 2016-10-31 22:41:29

本帖最后由 lcytms 于 2016-10-31 22:50 编辑

这个时候我们不仅可以看到功能，还可以看到时序。完全不需要硬件。
可以看到实际电路的频率受限，100MHz左右。
三种模式都运行一下，对比一下慢模和快模仿真。
慢模延时是8.093ns，对应频率123.56MHz。
第二项的慢模延时是7.287ns，对应频率137.23MHz。
快模延时是3.800ns，对应频率263MHz。

lcytms · 发表于 2016-10-31 22:53:28

下面对上面assign语句进行一下修改。
我们刚才用到了数据流的建模方式，我们这里把它改写成行为建模方式。
我们使用always语句进行改写。
进行前仿。结果不变。

lcytms · 发表于 2016-10-31 22:56:57

然后我们在加上时钟和复位。

lcytms · 发表于 2016-10-31 23:01:00

修改Testbench。

lcytms · 发表于 2016-10-31 23:06:25

本帖最后由 lcytms 于 2016-10-31 23:13 编辑

进行前仿。
在时钟上升沿的时候，我们看到产生与门电路的输出。

lcytms · 发表于 2016-10-31 23:07:21

本帖最后由 lcytms 于 2016-10-31 23:08 编辑

好了，今天的课程就讲到这里。
通过今天的课程，我们学习了Verilog语言的基本语法，并通过对与门进行建模、仿真进行了演示。
希望大家对Verilog语言的语法以及建模、仿真建立初步的概念。更复杂的知识和技巧我们将逐步通过后面的课程展现给大家。

课程到此结束，谢谢大家的关注！

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