异步fifo

逆战 · 发表于 2017-2-20 15:11:37

异步FIFO设计

一、概述
在大规模ASIC或FPGA设计中，多时钟系统往往是不可避免的，这样就产生了不同时钟域数据传输的问题，其中一个比较好的解决方案就是使用异步FIFO来作不同时钟域数据传输的缓冲区，这样既可以使相异时钟域数据传输的时序要求变得宽松，也提高了它们之间的传输效率。此文内容就是阐述异步FIFO的设计。
二、设计原理
2.1结构框图

总结上述转换规律，又知，所以它们之间有如下简化关系：
2、格雷码到二进制：

总结上述转换规律，又知，所以它们之间有如下简化关系：
2.3.3格雷码计数器的实现
如下图fig.2.3.1所示，指向存储器的地址指针由二进制计数器产生，而用于跨时钟域传播的格雷码指针是对二进制指针的实时转换并用寄存器采集获得的。这里要注意的是，计数器的位宽比实际所需的位宽要多出一位，这样做的目的是方便判断FIFO的空或满，这一点下文中将会介绍。
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Fig. 2.4.2.2 写满标志位产生逻辑

三、总结
前文讲述了异步FIFO的应用需要、实现原理，并重点阐述了空满标志信号的产生方法以及可能会发生的“虚空”和“虚满”现象。理解了这些关键信号的产生原理，设计一个异步FIFO也就不难了。

fpga_feixiang · 发表于 2017-2-20 16:22:55

学好FPGA，海阔天空，人生能有几回从事FPGA，天高菜鸟飞，电路任我够，这就是FPGA的有用途。
钢铁石油在国家经济发展到一定程度，量就会减少，然后集成电路使用永远都在增加，这既是FPGA的前景。
学习技术的过程就是把脑海中的思想用语言表达出来，好的创意是编出好的程序的基石，多多扩大几自己专业知识背景，学习别人好的创意，这是如何学好FPGA的要领。