新手了解FPGA组成、工作原理和开发流程

1.FPGA概述
FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

2. FPGA芯片结构
FPGA芯片主要由三部分组成，分别是IOE（input output element，输入输出单元）、LAB（logic array block，逻辑阵列块，对于Xilinx称之为可配置逻辑块CLB）和Interconnect（内部连接线）。
2.1 IOE
IOE是芯片与外部电路的物理接口，主要完成不同电气特性下输入/输出信号的驱动与匹配要求，比如从基本的LVTTL/LVCMOS接口到PCI /LVDS/RSDS甚至各种各样的差分接口，从5V兼容到3.3V/2.5V/1.8V/1.5V的电平接口。
FPGA的IOE按组分类，每组都能够独立地支持不同的I/O标准，通过软件的灵活配置，可匹配不同的电器标准与IO物理特性，而且可以调整驱动电流的大小，可以改变上/下拉电阻。
2.2 LAB
LAB是FPGA的基本逻辑单元，其实际的数量和特性依据所采用的器件的不同而不同，EP4CE115F29设备 的每个LAB的布局包括16个LE、LAB控制信号、LE carry chains、Register chains和Local interconnect。LE是Cyclone IV设备最小的逻辑单元，每个LE主要有LUT和寄存器组成的。
查找表LUT（Look-Up-Table）其本质是一个静态存储器SRAM，目前FPGA多采用4输入的LUT，每个LUT可以看作一个有4位地址线 的16x1的RAM。当我们通过原理图或HDL语言描述了一个逻辑电路后，FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入 RAM。这样，在FPGA工作时，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出。
2.3 Interconnect
FPGA内部连接线很丰富，根据数据手册的描述，主要有Row interconnect、column interconnect、Direct link interconnect、和Local interconnect和Register chain interconnect（寄存器之间连接的连接线）。
内部连接线联通FPGA内部的所有单元，而连线的长度和工艺决定着信号再连接 线上的驱动能力和传输速度。在实际开发中，设计者不需要直接选择连接线，布局布线器可自动地根据输入逻辑网表（这由综合生成）的拓扑结构和约束条件选择连 接线来连通各个逻辑单元，所以，从本质上来说，布线资源的使用方法和设计的结果有密切和直接、直接的关系。

3. FPGA工作原理
FPGA利用小型查找表（16×1RAM）来实现组合逻辑，每个查找 表连接到一个D触发器的输入端，触发器再来驱动其他逻辑电路或驱动I/O，由此构成了既可实现组合逻辑功能又可实现时序逻辑功能的基本逻辑单元 模块，这些模块间利用金属连线互相连接或连接到I/O模块。FPGA的逻辑是通过向内部静态存储单元加载编程数据来实现的，存储在存储器单元中的值决定了 逻辑单元的逻辑功能以及各模块之间或模块与I/O间的联接方式，并最终决定了FPGA所能实现的功能，FPGA允许无限次的编程。

4. FPGA开发流程
原理图和HDL（Hardware description language，硬件描述语言）是两种最常用的数字硬件电路描述方法，其中HDL设计法具有更好的可移植性、通用性和模块划分与重用性的特点，在目前的 工程设计中被广泛使用，下面对FPGA设计熟悉电路时的开发流程是基于HDL的。

4.1系统功能设计
在系统设计之前，首先要进行的是方案论证、系统设计和FPGA芯片选择等准备工作。系统工程师根据任务要求，如系统的指标和复杂度，对工作速度和芯片本 身的各种资源、成本等方面进行权衡，选择合理的设计方案和合适的器件类型。一般都采用自顶向下的设计方法，把系统分成若干个基本单元，然后再把每个基本单 元划分为下一层次的基本单元，一直这样做下去，直到可以直接使用EDA元件库为止。

4.2RTL级HDL设计
RTL 级（Register Transfer Level，寄存器传输级）指不关注寄存器和组合逻辑的细节（如使用了多少个逻辑门、逻辑门的连接拓扑结构等），通过描述数据在寄存器之间的流动和如何处 理、控制这些数据流动的模型的HDL设计方法。RTL级比门级更抽象，同时也更简单和高效。RTL级的最大特点是可以直接用综合工具将其综合成为门级网 表，其中RTL级设计直接决定着系统的功能和效率。

4.3RTL级仿真
也称为功能（行为）仿真，或是综合前仿真，是在编译之前对用户所设计的电路进行逻辑功能验证，此时的仿真没有延迟信息，仅对初步的功能进行检测。仿真前，要先利用波形编辑器和HDL等建立波形文件和 测试向量（即将所关心的输入信号组合成序列），仿真结果将会生成报告文件和输出信号波形，从中便可以观察各个节点信号的变化。如果发现错误，则返回设计修 改逻辑设计。常用的工具有Model Tech公司的ModelSim、Sysnopsys公司的VCS和Cadence公司的NC-Verilog以及NC-VHDL等软件。虽然功能仿真不 是FPGA开发过程中的必需步骤，但却是系统设计中最关键的一步。
为了提高功能仿真的效率，需要建立测试平台testbench，其测试激励一般使用行为级HDL语言描述，其中RTL级模块是可综合的，它是行为级模块的一个子集合。

4.4综合
所谓综合就是将较高级抽象层次的描述转化成较低层次的描述。综合优化根据目标与要求优化所生成的逻辑连接，使层次设计 平面化，供FPGA布局布线软件进行实现。就目前的层次来看，综合优化（Synthesis）是指将设计输入编译成由与门、或门、非门、RAM、触发器等 基本逻辑单元组成的逻辑连接网表，而并非真实的门级电路。真实具体的门级电路需要利用FPGA制造商的布局布线功能，根据综合后生成的标准门级结构网表来 产生。为了能转换成标准的门级结构网表，HDL程序的编写必须符合特定综合器所要求的风格。由于门级结构、RTL级的HDL程序的综合是很成熟的技术，所 有的综合器都可以支持到这一级别的综合。常用的综合工具有Synplicity公司的Synplify/Synplify Pro软件以及各个FPGA厂家自己推出的综合开发工具。

4.5门级仿真
也称为综合后仿真，综合后仿真检查综合结果是否和原设计一致。在仿真时，把综合生成的标准延时文件反标注到综合仿真模型中去，可估计门延时带来的影响。 但这一步骤不能估计线延时，因此和布线后的实际情况还有一定的差距，并不十分准确。目前的综合工具较为成熟，对于一般的设计可以省略这一步，但如果在布局 布线后发现电路结构和设计意图不符，则需要回溯到综合后仿真来确认问题之所在。在功能仿真中介绍的软件工具一般都支持综合后仿真。

4.7时序仿真
是指将布局布线的延时信息反标注到设计网表中来检测有无时序违规（即不满足时序约束条件或器件固有的时序规则，如建立时间、保持时间等）现象。时序仿真 包含的延迟信息最全，也最精确，能较好地反映芯片的实际工作情况。由于不同芯片的内部延时不一样，不同的布局布线方案也给延时带来不同的影响。因此在布局 布线后，通过对系统和各个模块进行时序仿真，分析其时序关系，估计系统性能，以及检查和消除竞争冒险是非常有必要的。