关于verilog串口中的位拼接语句问题

关于verilog串口中的位拼接语句问题

那个rx_data<={rx_r2,rx_data[7:1]}，这句话怎么理解。为什么不能是rx_data<={rx_data[7:0]}这个程序是很常见的RS232串口接收的程序，本人新手，请大家耐心讲解，谢谢。

rx_data<={rx_r2,rx_data[7:1]}时将前一排的rx_data的高7位取出来放到这一拍的低7位，再加上最高位这一排输入的rx_r2.
这样也可以达到一个串转并接受数据的过程。

rx_data<={rx_data[7:0]}这个明显不对，你是将上一拍的rx_data八位数据取出来放在了这一拍的rx_data中，数据没有任何的变化。

其实uart接受数据的时候可以通过一个简单的串转并操作

祝贺至芯西安公司1611期FPGA工程师就业班；西安邮电大学； xx（本科生）；入职深圳易思博公司西安分公司；职位：硬件测试工程师；薪资：5500元；