Verilog程序如何优化减少逻辑单元的使用数量

如何写代码减少逻辑单元的使用数量
工作中遇到的问题，芯片级的资源有限制，没办法只能改进逻辑单元综合电路逻辑。

一....尽量不要使用"大于""小于"这样的判断语句, 这样会明显增加使用的逻辑单元数量 .看一下报告,资源使用差别很大.

     例程:always@(posedge clk)
   begin
    count1=count1+1;
   if(count1==10000000)
     feng=1;    //no_ring
    else if(count1==90000000)
     begin
      feng=0;   //ring
      count1=0;
    end
end            //这么写会用107个逻辑单元

// 如果把这句话if(count1==10000000)改成大于小于,报告中用了135个逻辑单元

二.....一定要想尽办法减少reg寄存器的长度

     上次把[30:0]改到[50:0],报告里逻辑单元从100多直升到2000多!!!太吓人了,至于为什么我就不知道了哈!

三....case语句里一定要加default    if一定要加else

      如果是组合逻辑的设计,不加default或else的话,不能保证所有的情况都有赋值,就会在内部形成一个锁存器,不再是一个纯粹的组合逻辑了,电路性能就会下降.

     例如:case({a,b})

                  2'b11 e=b;

                 2'b10   e=a;   

             endcase

            //不加default,虽然只关心a=1时的结果,但是a=0的时候,e就会保存原来的值,直到a变为1

           //那么e要保存原来的值,就要在内部生成锁存器了.

四....尽量使用Case语句   而不是if--else语句

      复杂的if--else语句通常会生成优先级译码逻辑,这将会增加这些路径上的组合时延
用来产生复杂逻辑的Case语句通常会生成不会有太多时延的并行逻辑

五...组合逻辑的always块中,要注意所有的输入全部放入敏感变量表里

      比如:always@(a or b)

                         begin

                                       out=(a&b&c);

                         end

此时生成的不是纯的组合逻辑,因为当C变化时,    out不会立刻发生变化(需要等到a或b变化,c的变化才会显现),    所以需要生成一个寄存器来保存C的值.

连续赋值语句的综合：从赋值语句右边提取出逻辑，用于驱动赋值语句左边的net

过程赋值语句的综合：从赋值语句右边提取出的逻辑，用于驱动赋值语句左边的reg型变量。注意：initia语句仅用于仿真，不综合。只有在always中才能被综合。

建议组合逻辑用阻塞语句，时序逻辑用非阻塞语句，任何延时控制（如#5）都被综合工具器忽略。一个模块中同一个变量不能既有阻塞赋值，又有非阻塞赋值。

always语句的综合

1对于组合逻辑，事件列表必须包括所有always语句中引用的变量，否则会造成综合的结果与设计功能不匹配。

2临时变量可以不用在事件列表中列出。

if语句的综合

特别要注意综合出锁存器。always中，某个变量没有在所有的条件分支中被赋值，就会综合出锁存器。

case语句综合

和if语句一样，不完整的case分支语句也会导致锁存器的综合。

避免方法：

1）在case语句前，对要赋值的变量赋予初值

always @ (state or a or b) begin

q =0;

case(state)

3'b000: q =  A & B;

……

2）使用default分支语句

3）使用综合指令，具体用法在case关键字行的注释中插入”synthesis full_case“

并行CASE语句

通常情况下case语句和if语句一样会综合出代有优先权解码的硬件电路，从上大侠选项优先级逐渐降低。但如果设计者知道case语句中的所有项是互斥的，这时候就使用”parallel_case"综合指令。

always @（key)

case(key)     //synthesis parallel_case

    4'b0001: a  = 0;

endcase