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跟李凡老师学FPGA控制SDRAM之D01:SDR和基础原理,SDR的上电序列(20170503课堂笔记)

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lcytms 发表于 2017-5-3 20:27:05 | 显示全部楼层 |阅读模式
李凡老师学FPGA控制SDRAM之D01:SDR和基础原理,SDR的上电序列(20170503课堂笔记)

用笨笔头整理课堂笔记,用以备忘,温故而知新。
整理文稿的细节处未能一一体现李凡老师讲课精髓和独特风采,有待下一步补充完善。
感谢李凡老师博大精深的学识、孜孜不倦的教诲,并敬请李凡老师原谅本人拙劣的课堂笔记。

近期精彩课程安排如下图。
实际执行可能会有所调整,谨供参考。

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 楼主| lcytms 发表于 2017-5-3 21:01:53 | 显示全部楼层
0904
        开始课程之前,我们将昨天的练习做完。       

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 楼主| lcytms 发表于 2017-5-3 21:03:23 | 显示全部楼层
0906
        指导设计。
        接着把它写完。
        fsm.v。
         

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 楼主| lcytms 发表于 2017-5-3 21:07:22 | 显示全部楼层
0907
        指导设计。
        我们经过这么多次的练习,我们已经知道了,设计的重要性。
        写代码的时候就是装配工,按照设计来实现。
        描述嘛,描述的意义在这。
        Description,对这个电路进行描述的一个设计。
     

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 楼主| lcytms 发表于 2017-5-3 21:08:44 | 显示全部楼层
0908
        指导设计。
        读请求,从C请求为真,读请求为假,这个周期是254。
        是254周期的signal assert。
        这是读请求。
       

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 楼主| lcytms 发表于 2017-8-27 16:08:33 | 显示全部楼层
0909
        指导设计。
        s3,写请求拉低。
        对。
        转到s0。
        好的。

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 楼主| lcytms 发表于 2017-8-27 16:11:19 | 显示全部楼层
0910
        指导设计。
        状态转移图上我们漏了一件事。
        s1指向s2的时候,写请求的时候应该发数据。
        这个忘记写了。
        有命令,有地址,有数据。
        cdata,还有一个地址。
        这个时候让地址加一是合适的。
   

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 楼主| lcytms 发表于 2017-8-27 16:12:32 | 显示全部楼层
0911
        指导设计。
        然后在s0等待的时候,也得做。
        S2等待的时候,就是count+1的这个时候,也得做。
        就是c_wrreq为1期间,这个动作一直在做。
        然后你到253这边的时候,rdreq清零,这边还得做。
        写请求还没有停。
        没错。

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 楼主| lcytms 发表于 2017-8-27 16:13:58 | 显示全部楼层
0912
        指导设计。在这个间隔之中还得做。
        所以s3的EBD,下面还得有这个动作。
        因为写请求一直开着。
        除非到写请求关了。
        这样的话,正好是256拍。
        写请求等于0,这边就关掉了。
        写请求开着的时候,是一直有的,对。
        写请求等于0,就不用管了。
        把地址清零也可以,这样仿真看得更清楚一点。

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4798345 发表于 2017-8-27 16:32:24 | 显示全部楼层
好资料                    
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