基于Verilog HDL的通信系统设计 第十二天

基于Verilog HDL的通信系统设计

第12章  实验设计指导

       实验一 ，基本组合和时序逻辑电路设计。
       实验二 ，采用分布式算法FIR滤波器设计。
       实验三 ，MASK调制器设计。
       实验四 ，函数发生器设计。
       实验五， PCM采编器设计。
       实验六 ，循环码编译码器设计。
       实验七 ，FFT碟形运算单元设计。
       实验八，数字相关器设计。
       实验九，集中插入式帧同步器设计。
       实验十 ，多路信号复用的基带系统设计。