XST配置页面的综合选项（Synthesis Options）参数

XST配置页面的综合选项（Synthesis Options）参数

一般在使用XST时，所有的属性都采用默认值。其实XST对不同的逻辑设计可提供丰富、灵活的属性配置。下面对ISE9.1中内嵌的XST属性进行说明。打开ISE中的设计工程，在过程管理区选中“Synthesis –XST”并单击右键。

由图4-27可以看出，XST配置页面分为综合选项（Synthesis Options）、HDL语言选项（HDL Options）以及Xilinx特殊选项（Xilinx Specific Options）等三大类，分别用于设置综合的全局目标和整体策略、HDL硬件语法规则以及Xilinx特有的结构属性。

•        综合选项参数
包括8个选项，具体如下所列：

       【Optimization Goal】：优化的目标。该参数决定了综合工具对设计进行优化时，是以面积还是以速度作为优先原则。面积优先原则可以节省器件内部的逻辑资源，即尽可能地采用串行逻辑结构，但这是以牺牲速度为代价的。而速度优先原则保证了器件的整体工作速度，即尽可能地采用并行逻辑结构，但这样将会浪费器件内部大量的逻辑资源，因此，它是以牺牲逻辑资源为代价的。
       【Optimization Effort】：优化器努力程度。这里有【normal】和【high】两种选择方式。对于【normal】，优化器对逻辑设计仅仅进行普通的优化处理，其结果可能并不是最好的，但是综合和优化流程执行地较快。如果选择【high】，优化器对逻辑设计进行反复的优化处理和分析，并能生成最理想的综合和优化结果，在对高性能和最终的设计通常采用这种模式；当然在综合和优化时，需要的时间较长。
       【Use Synthesis Constraints File】：使用综合约束文件。如果选择了该选项，那么综合约束文件XCF有效。
       【Synthesis Constraints File】：综合约束文件。该选项用于指定XST综合约束文件XCF的路径。
       【Global Optimization Goal】：全局优化目标。可以选择的属性包括有【AllClockNets】、【Inpad To Outpad】、【Offest In Before】、【Offest Out After】、【Maximm Delay】。该参数仅对FPGA器件有效，可用于选择所设定的寄存器之间、输入引脚到寄存器之间、寄存器到输出引脚之间，或者是输入引脚到输出引脚之间逻辑的优化策略。
       【Generate RTL Schematic】：生成寄存器传输级视图文件。该参数用于将综合结果生成RTL视图。
       【Write Timing Constraints】：写时序约束。该参数仅对FPGA有效，用来设置是否将HDL源代码中用于控制综合的时序约束传给NGC网表文件，该文件用于布局和布线。
       【Verilog 2001】：选择是否支持Verilog 2001版本。

图4-27 综合选项