FPGA入门者必读宝典：详述开发流程每一环节的物理含义和实现目标（5）

FPGA入门者必读宝典：详述开发流程每一环节的物理含义和实现目标（5）

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5.3.2布线
上小节中，我们把十万公顷的地给安排好了，哪些地该种什么。具体实施之前还有一些是必须做的，比如农作物的浇灌，没有一个很好的灌溉系统是一个问题；再比如丰收了得采摘吧，这个时候，能够让大卡车到达每一块农地的公路枢纽也是需要解决的问题。将每一块或者相关的田地连接的灌水系统和公路的建设，就好比我们这个布线的过程。

我们在FPGA内通过布局，知道那些LUT具体分布到哪个SLICE，但是一方面如何让这些SLICE连接起来，二方面如何让输入的信号到达相应的开始处理点和如何让输出到达输出IO上，并且连接的电路整体性能好，这就是布线这个环节需要完成的内容。要达到布线最优话，当然这里面设计到布线算法和很多细节问题，比如涉及到布线资源、PLL资源分布。但是这些对我们理解布线这个概念没有很多益处，暂且不深入，本质上就是一个线路求最优的问题。

5.4约束
约束，在图1上看到，在综合和布局布线这两个流程环节里都出现了，我们暂且规定其为约束一和约束二，或者说综合约束和布局布线约束，布局布线约束又可以分为位置约束、时序约束。约束，就是对这些环节操作定制规则。一般开发环境会对这些约束有个默认，这些默认的设置对大部分情况下还是适用的，但是通常布局布线约束中的I/O约束是我们每一个工程都必须给定的。同时开发工具开放其他约束接口，允许我们设置这些规则，具体的有哪些约束怎么去做在后面介绍工具使用的时候进行讨论，这里先明白这些约束的基本概念。

综合约束
相信大家已经下意识的将综合约束和综合过程挂在一起了，没错，综合约束确实是在综合过程中做的，用来指导综合过程，包括编译和映射。我们已经知道综合过程是将RTL级电路描述转换到FPGA上的硬件单元（LUT）中，形成以FPGA存在的硬件单元构成的电路。

我们还是拿前面有过的例子来说明，不同的约束将导致生成性能不同的电路。综合这么一个完成式***能的电路，没有加资源共享得到的电路如图8左边所示的电路，而加了资源共享的约束后，得到的电路结构如图8右边的电路。


图8


通过之前的分析，得到左边的电路结构资源消耗多但是速度快，而右边的结构消耗资源少，但是速度慢，乘法器需要分时复用。

当然这只是一个例子，但是足以说明，不同的综合指导原则也就是综合约束，将会产生不同的电路。当得到的电路性能不能满足需求的时候，适当考虑综合约束，来达到一个速度和面积的转换的效果，实现性能的提升。电路实现的速度和消耗的面积是贯穿在FPGA开发过程中两个矛盾的问题，综合约束是其中一种小范围内实现速度和面见平衡点移动的方式。

位置约束
没错，你又想对了，位置约束和我们布局有关系，它就是指布局的策略。根据所选择的FPGA平台现有硬件资源分布来决定我们布局。

其中最典型的位置约束就是I/O约束。一个典型的系统是既有输入也有输出的，而不管是输入还是输出，都是从I/O上为端点的。输入从哪个端点进来，输出从哪个端点出去，输入是需要支持什么样的电气特性的端点，输出又是需要支持什么样的电气特定的端点。这些都是I/O约束做的事情。任何一个工程，都必须有这么一个约束。

还有一种典型的位置约束是在增量编译里涉及的物理界定。增量编译的出现就是因为在FPGA开发过程中综合和布局布线的长耗时性而提出的。思想就是把FPGA切成很多个小块的FPGA，然后约定具体哪块小FPGA放置什么模块，实现什么样的功能，从物理上进行界定。当修改工程后，开发平台就会检测哪些小FPGA内没有进行修改，哪些进行了修改，然后将修改过的部分重新进行综合布局布线步骤。这样一来，相比原来修改一点，全工程重新经过那些过程来讲，时间节省下来了。

时序约束
估计没有多少悬念了，时序约束很大程度上和布线有关。为什么要做这个约束？

由于一方面信号在芯片内传递是需要消耗时间的，另一方面大量存在的寄存器有反应时间，而我们开发的最开始的时候这些时间都是理想化的。但是考虑到真实情况下，如果跑的速度比较高，达到了200M这么个速度，当然这个高速和具体的芯片有关，高性能的芯片本身跑的速度可以达到很高，200M相对来说就不是高速，对一些低性能芯片还可能达不到200M.这个时候，这些时间达到了同样一个系统时间数量级的时候，很可能影响电路的性能了。某一刻，该来的信号没有来，默认的话就会采集错误信号了。

为了让这些硬件本身带来的延时时间更理想化，我们就要对这些决定时间延时的因素优化来减少时间延时。对于寄存器本身的反应时间这个因素我们开发者是无能为力的，我们要做的优化就是布线了。是走直线还是走其他，不仅仅决定于自身这条路径，还和整个系统布线有关，好比水桶原理，系统性能决定于最差路径延时。

时序约束做的就是这些事情，但是时序约束并不是指具体去连接每一条线，这个工作就像前面那些流程一样都是由软件去实现的，先用软件自己默认原则布线，然后对其结果分析，不满足时序要求的，我们再对具体的问题路径做一些指导约束。时序约束的添加，主要包括周期约束、输入偏移约束和输出偏移约束。具体的过程在后面章节介绍工具使用时会有具体动手的指导。

5.5 FPGA开发仿真
在经过上面从设计输入到综合再到布局布线过程的介绍后，我们来集中探讨一下，在这些过程中涉及到的相应的仿真。

仿真，字面上讲就是模拟真实状况。我们FPGA设计里面的仿真，就是模拟真实电路的状况，查看电路是不是我们需要的电路。如果我们把FPGA开发形成电路当作一个产品的生产过程，那么在FPGA开发流程中含有的三种仿真（RTL级仿真、静态仿真和时序仿真）就好比产品线中的三道检测站。如图9，这三道工序任何一道出了问题，修改设计后都得重新走这三道卡，所以尽量在把问题发现在源头。