CAS并发执行

CAS并发执行

VHDL中的不用begin、end，语句执行顺序是并行的还是顺序的。

VHDL是块结构（Block Structure），其中的语句是一个代码块结构，当然与Verilog的begin-end块的综合意义相同，即在块中的语句，构成CAS结构（Concurrent Assignment Statements），译为并发结构。
但这并不准确，因为CAS和SAS仍然是进程的概念，用于综合并不合适。
比较现代的叙述（比较严谨的叙述），应该采用代码模型分析，得到电路结构的层次拓扑关系，从而决定代码与电路的对应关系。
这里需要“擦亮眼睛”的地方，即是HDL代码是用于综合目的，或不是。
用于综合目的时，必须按照代码模型分析得到准确的拓扑关系。这些拓扑关系是复杂的，即便用并行和串行描述也不准确。
用于非综合目的时，则可以按照SAS和CAS解释，此时计算机会根据SAS顺序执行，根据CAS并发执行。