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FPGA设计实用经验1

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小舍YZ 发表于 2017-7-23 14:19:25 | 显示全部楼层 |阅读模式
FPGA设计实用经验1

1、状态机的问题,尽量不要写出太大的状态机,宁愿用一些小型的状态机来相互关联。

2、推荐大家使用timequest来做时序约束,好处是,它可能对你的时序约束和你的设计对照做分析,在做时序分析之前,先对你的约束做分析,然后告诉你,你有多少该做的事情而没有做的(为被约束的路径)还有多少你要求做的,而没有被做的(被忽略的时序要求)。

3、对时钟的约束,要重点关注两个现象。首先是尽量少的在时钟路径上引入逻辑,否则可能造成了时钟和时钟之间的skew。另外就是一种上下沿都需要用来采集数据的时钟。对于时钟的约束有很多的地方需要注意,否则你的电路都不知道会飞到哪里去。

4、约束中最重要的一个关键,不要过约束。过约束的坏处一大堆,增加编译时间,资源使用过度,导致其他的时序问题。如果你对自己的约束有些不太放心,又或者说可能器件和器件之间会有很细微的差别,你可以给约束做一些余量,但是过约束是万万要不得的。

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晓灰灰 发表于 2017-7-24 09:40:31 | 显示全部楼层
FPGA设计实用经验1
 楼主| 小舍YZ 发表于 2017-7-24 14:30:11 | 显示全部楼层
晓灰灰 发表于 2017-7-24 09:40
FPGA设计实用经验1

                                                                                                   
4798345 发表于 2017-7-24 16:21:19 | 显示全部楼层
感谢楼主                 
zxopenljx 发表于 2023-2-10 08:59:00 | 显示全部楼层
FPGA设计实用经验1
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