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verilog语言可以多个if语句并列来写吗

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vvt 发表于 2017-8-1 11:56:52 | 显示全部楼层 |阅读模式
verilog语言可以多个if语句并列来写吗
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晓灰灰 发表于 2017-8-1 14:53:18 | 显示全部楼层
可以，但是执行的先后顺序或者并行处理需要看集体实现什么功能，同时赋值，可以看一下编译后的RTL级视图
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zxopenlz 发表于 2017-8-1 17:34:06 | 显示全部楼层
可以  没问题    建议一个if一个else
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