学习FPGA需要学好哪些基础知识？

我本科基本上就算没听过课，什么也没学到，毕了业考研，来了以后什么也不会，现在要用FPGA，看着跟天书似的，得先看看什么基础知识啊？ 数字电路？c语言？数字信号处理？

其实学习FPGA与本科的知识并无太大的关联，数电的内容只在涉及到具体的芯片时才会用到。就我的学习感觉，09年上半年看了4个月的书，完全没收获，后来从6月开始试着编程，到现在基本没问题了。

学习FPGA，首先看看基础知识，什么书并不重要，比如最重要的always，非阻塞赋值，case就够了，其他的知识要点可以先不看，然后开始试着写小程序并编译仿真，比如说计数器，分频器，串口通信，FIFO。由易到难，碰到error或者warning就翻书或者百度，只要开始动手，在经历最初的困惑后就是水到渠成了

有一本黑皮的"FPGA应用开发入门与典型实例 "这本书硬件和语言都讲。照里面自己撘一个最小系统然后写几个程序跑跑，应该就入门了

需要学好数字电路，有一定C语言基础最好

学习使用 FPGA ，关键是掌握以下内容：
  （1） 对 FPGA 的内部构成有初步了解，比如现代 FPGA 内部除了完成基本逻辑功能的单元外，还有专门的乘法器、 PLL / DLL 、块RAM等。
  （2） 熟练使用一门 HDL 写 RTL代码，建议大家学习 SystemVerilog ，掌握常见的 RTL 编写技巧和设计思想，掌握所使用的 FPGA 的厂商提供的库单元生成工具如 CoreGenerator 和 Megawizard 。
  （3） 熟练使用 SystemVerilog 和 SystemC 编写 Testbench ，熟练使用一种仿真工具。
  （4） 熟练使用一种 FPGA 集成开发环境，学会所使用的 FPGA 的相应在线调试工具如 SignalTap 。
  （5） 根据项目的需要，学会使用 ESL 建模和综合工具。
    对于初学者，上面的东西不可能一下子都完成。可以分几步走：
    （1）首先要花一些时间学习语言， VHDL 、 Verilog 、 SystemC 、 SystemVerilog 中，目前企业中使用最广泛的是 SystemVerilog ，大学里还在教学 VHDL ，不过 VHDL 真的是 too old了。在学习中，第一步要掌握 SystemVerilog 的基本语法和设计思想，不一定要一下子什么都学会。接下来是对设计进行仿真，保证设计是正确的，这个时候就要学习使用ModelSim等仿真软件了。然后，尝试使用FPGA的开发环境如Quartus II或者Foundation ISE 开发简单的设计，将基本流程跑通，包括分配管脚。在对语言有了一定的理解，基本的例子都学会了，真正还是让设计在 FPGA 上最终跑起来才能算真正确信自己学会了FPGA设计。
   （2）在设计更复杂一点的例子中，你会遇到很多的问题，比如时钟的生成、FIFO、RAM等，这个时候你就会遇到 FPGA 的厂商提供的库单元生成工具如 CoreGenerator 和 Megawizard 。你会希望了解 FPGA 内部结构，从而了解你的代码是怎么变成实际的功能的。
   （3）你会逐渐觉得这些基本的东西还不够，RTL仿真太慢，代码编写太复杂，容易出Bug，你希望加速你的设计过程，用这个时候你就需要使用SystemC来做Testbench，用更多的现成的 IP ，用 FPGA 内部的 CPU如 NOIS II或者PowerPC，用ESL工具来加速设计。

最近也面试了很多FPGA工程师，没找到合适，我觉得很多人从开始的时候就误入歧途了，对新手学习FPGA设计我也说一点看法吧。我认为要从基础开始做，基础牢，才有成为高手的可能。
我觉得有以下几步必须要走：
第一步：学习了解FPGA结构，FPGA到底是什么东西，芯片里面有什么，不要开始就拿个开发板照着别人的东西去编程。很多开发板的程序写的很烂，我也做过一段时间的开发板设计，我觉得很大程度上，开发板在误人子弟。不过原厂提供的正品开发板，代码很优秀的，可以借鉴。只有了解了FPGA内部的结构才能明白为什么写Verilog和写C整体思路是不一样的。
第二步：掌握FPGA设计的流程。了解每一步在做什么，为什么要那么做。很多人都是不就是那几步吗，有什么奇怪的？呵呵，我想至少有一半以上的人不知道synthesize和traslate的区别吧。
  了解了FPGA的结构和设计流程才有可能知道怎么去优化设计，提高速度，减少资源，不要急躁，不要去在为选择什么语言和选择哪个公司的芯片上下功夫。语言只是一个表达的方式，重要的是你的思维，没有一个好的指导思想，语言用得再好，不过是个懂语言的人。
第三步：开始学习代码了。我建议要学代码的人都去Altera或Xilinx的网站上下原厂工程师的代码学习。不要一开始就走入误区。
个人愚见，欢迎大家讨论。

加一点我的体会，template很重要。
能不能高效利用fpga资源，一是了解fpga结构，二是了解欲实现的逻辑功能和基本机构，三是使用正确的模板。

FPGA内部器件种类相对较单一，用好模板，你的逻辑才能被高效的综合成FPGA擅长表达的结构：）

做fpga主要是要有电路的思想，作为初学者，往往对器件可能不是熟悉
，那么应该对于数字电路的知识很熟悉吧，fpga中是由触发器和查找表以及
互联线等基本结构组成的，其实在我们在代码里面能够看到的就是与非门以及触发器，不要把verilog和c语言等同起来，根本就是不同的东西，没有什么可比性，在写一句程序的时候应该想到出来的是一个什么样的电路，计数器 选择器 三态门等等，理解时序，逻辑是一拍一拍的东西，在设计初期想的不是很清楚的时候可以画画时序图，这样思路会更加的清晰，还有就是仿真很重要，
不要写完程序就去往fpga中去加载，首先要仿真，尤其是对比较大型一点的程序，想像自己是在做asic，是没有二次机会的，所以一定要把仿真做好，
还有很多新手对于语言的学习不知道选vhdl好还是verilog好，个人偏好verilog，当然不是说vhdl不好，反正写出来的都是电路，那当然就不要在
语言的语法上面花太多的功夫了，verilog 言简意赅
assign  always  case if else 掌握这些几乎可以写出90%的电路了

始终记住一点，HDL是硬件描述语言，不是硬件设计语言。

语言是描述你在纸上或者在大脑中已经设计好的硬件的，而不是一边写一边设计的。

我上周帮一朋友解决了一下他毕业设计中的一些问题。

功能性仿真可以，时序仿真总也不对。

他跟我讲了一下他的那个东西。然后我看了一下结构图，发现三条通路上缺少dff，时序错误。

由这里我想到一个事儿，就是设计和验证的时候，还是结构图更加清晰，应该尽量使用结构图。

不过这个说法有局限性，他做的是要实现函数逼近，结构就是一些运算器件。所以说如果做dsp类型的东西，结构图比较清晰。

如果做状态机，控制器一类的东西，可能还是需要更关注时序图，或者代码本身。

我后面如果有时间，大概要写一点关于modelsim仿真的东西。说一下在modelsim里他怎么做的时序仿真和逻辑仿真。把这个理解好了，应该有助于查找时序错误。这个网上好像还没有。