longt 发表于 2010-6-28 00:51:48

求助三分频verilog代码

求助三分频verilog代码

请发到邮箱
        hardnothing@163.com
。万分感谢！

ngtim 发表于 2010-6-28 01:42:19

共同关注阿

encounter 发表于 2010-6-28 02:26:37

知道链接地，把两个帖子合一起吧，不然找起来麻烦。

usd 发表于 2010-6-28 04:22:25

定一个再，每人里

AAT 发表于 2010-6-28 05:32:19

我已经发了一个5分频的Verilog代码，你自己去找吧

ATA 发表于 2010-6-28 06:21:02

懒啊,人啦

CHA 发表于 2010-6-28 07:14:34

懒得话就不找人要了.要的目的就是学习.

longtime 发表于 2010-6-28 08:46:53

我已经发了一个五分频电路占空比1：1 在我发的帖子《求救八分之一分频》

inter 发表于 2010-6-28 09:23:06

module (clkin,clkout,reset)<br>
input clkin;<br>
input reset;<br>
output clkout;<br>
reg cnt;<br>
always @(posedge clkin or posedge reset)<br>
begin<br>
&nbsp;&nbsp;if (reset)<br>
&nbsp; &nbsp;begin<br>
&nbsp; &nbsp;&nbsp;&nbsp;cnt&lt;=0;<br>
&nbsp; &nbsp;&nbsp;&nbsp;clkout&lt;=0;<br>
&nbsp; &nbsp;end<br>
&nbsp;&nbsp;else<br>
&nbsp; &nbsp;&nbsp;&nbsp;begin<br>
&nbsp; &nbsp;&nbsp; &nbsp; if (cnt==2)<br>
&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;begin<br>
&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp;&nbsp;cnt&lt;=0;<br>
&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;end<br>
&nbsp; &nbsp;&nbsp; &nbsp;else <br>
&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;cnt&lt;=cnt+1;<br>
&nbsp; &nbsp;&nbsp;&nbsp;clkout&lt;=(cnt==2);<br>
end

HDL 发表于 2010-6-28 11:11:58

上面程序的时钟输出的占空比为1/3
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