求助三分频verilog代码

求助三分频verilog代码

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。万分感谢！

共同关注阿

知道链接地，把两个帖子合一起吧，不然找起来麻烦。

定一个再，每人里

我已经发了一个5分频的Verilog代码，你自己去找吧

懒啊,人啦

懒得话就不找人要了.要的目的就是学习.

我已经发了一个五分频电路占空比1：1 在我发的帖子《求救八分之一分频》

module (clkin,clkout,reset)<br>
input clkin;<br>
input reset;<br>
output clkout;<br>
reg [1:0] cnt;<br>
always @(posedge clkin or posedge reset)<br>
begin<br>
&nbsp;&nbsp;if (reset)<br>
&nbsp; &nbsp;begin<br>
&nbsp; &nbsp;&nbsp;&nbsp;cnt&lt;=0;<br>
&nbsp; &nbsp;&nbsp;&nbsp;clkout&lt;=0;<br>
&nbsp; &nbsp;end<br>
&nbsp;&nbsp;else<br>
&nbsp; &nbsp;&nbsp;&nbsp;begin<br>
&nbsp; &nbsp;&nbsp; &nbsp; if (cnt==2)<br>
&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;begin<br>
&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp;&nbsp;cnt&lt;=0;<br>
&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;end<br>
&nbsp; &nbsp;&nbsp; &nbsp;else <br>
&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;cnt&lt;=cnt+1;<br>
&nbsp; &nbsp;&nbsp;&nbsp;clkout&lt;=(cnt==2);<br>
end

上面程序的时钟输出的占空比为1/3