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楼主: CPLD

010夏宇闻教授视频之FPGA设计中verilog模块中的信号(至芯科技FPGA培训视频教程)

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sdyg_wjr 发表于 2014-6-27 18:05:49 | 显示全部楼层
夏老师讲课很幽默,能抓住重点,受益匪浅。
lmliverson 发表于 2014-8-7 10:20:12 | 显示全部楼层
顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶顶
DAVIDNW 发表于 2014-8-8 10:58:13 | 显示全部楼层
jjjjjjjjjjjjjjjjjjjjjjjjjjjjjjjjj
tcxz111 发表于 2014-8-14 13:24:50 | 显示全部楼层
dddddddddddddddddd
101MHz 发表于 2014-8-17 21:22:11 | 显示全部楼层
看看,还不知道是不是能看懂、、、、、
davidchen 发表于 2014-8-25 21:42:31 | 显示全部楼层
努力学习中
wdb141114 发表于 2014-9-17 10:29:29 | 显示全部楼层
weeeeeeeeeeeeeee
曹裁卿 发表于 2014-9-21 17:20:46 | 显示全部楼层
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