在Verilog里怎么赋初值？

在Verilog里怎么赋初值？
比如说，
我在一个always时，对输出引脚赋于输入引脚上的数据，但是我希望输出引脚在被赋值之前，能被初始化为另一个值。
有什么办法吗？

initial
begin
...
end

用复位

用 initial   有时候会出现错误提示 对吧

看你怎么用咯，方法不对吧

initial语句不是可综合的语句。
如果要实现赋初值，可以使用复位控制，如下所示：
always @ (posedge clk or posedge rst)
begin
    if (rst == 1'b1)
        dataout <= 1'b0;
    else
        ……;
end

用initial和复位应该都行吧

initial 不可综合

一般都是用复位，如下。
always @(posedge clk or negedge rstn)
begin
    if(!rstn)
        data<=0;
    else
..........
end

用复位   你说的就相当于一个D触发器