在Verilog里怎么赋初值？

好像还是不是太懂！

如果是综合的话有两种思路，一种是复位，另一种是直接在进程当中赋初值，然后等待触发条件来改变其值。

可以用defparam 语句 你可以试试

用复位的方式，initial语句是不可综合的。initial语句用于行为模块。
always @(posedge clk , negedge rst_n)
begin
    if(!rst_n)
        out<=a;
    else
        out<=in;
end