比较大的verilog程序,状态机执行出问题了

编写了一个比较大的verilog程序,中间的状态机状态转换次数很多,没有规律,仿真结果表明某一状态执行到了,可是其中的语句并不执行,造成后续逻辑混乱,不知道为什么啊? 状态机用独热码编码,我觉得逻辑上还是挺顺的,不知道为什么,里面的语句不执行呢?有人遇到国这种情况码?

看看你的状态机在输出模块的always块中的敏感信号例表是否将所有敏感信号量列出来，如果没有罗列全就可能出现你所说的现象。

不要怀疑仿真软件<br>
平心静气的去看自己的代码<br>
也可以贴出来，如果不是很长的话

举双手同意楼上的，我也曾经遇到过这类的问题，实在不行的话就好好看看仿真波形，把相关的信号加上，或许就能找到一个没有按照设计要求变化的信号，再到程序里面去找原因，很快就可以搞定的<br>

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不要怀疑仿真软件<br>
平心静气的去看自己的代码<br>
也可以贴出来，如果不是很长的话<br>
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to gymdove:你有没有看懂我说的话哦，你懂不懂什么叫敏感信号例表哦？跟仿真软件有什么关系啊。我本身让他查找的就是代码的问题嘛。ft

你觉得你看懂我的话了吗？<br>
请问我那句话是针对你的回答的？<br>

那就奇怪了，人家楼主也没有提到半个怀疑仿真器的问题啊，鄙人实在愚顿，不知道大侠在自言自语，真是对不起哈。

把代码贴出来吧,一看就知道了,如果你肯的话.<br>

这上面也有骂街的

路过，学习