比较大的verilog程序,状态机执行出问题了

不要过于激动<br>
楼主还是好好检查你的代码吧，问题肯定在你的代码写发上面的疏漏

看看你的状态机在输出模块的always块中的敏感信号例表是否将所有敏感信号量列出来，如果没有罗列全就可能出现你所说的现象。