fpga锁存问题

longtime · 发表于 2010-6-26 00:12:33

本帖最后由 fpgaw 于 2010-7-16 11:26 编辑

一般电平触发在不完全的条件下都会生成latch 沿触发应该也有可能综合成latch吧

ICE · 发表于 2010-6-26 01:28:36

触发器本来就是用锁存器做得。。。

inter · 发表于 2010-6-26 02:20:07

沿触发生成的都是FF吧？

HANG · 发表于 2010-6-26 03:46:35

楼上的不用犹豫了，就是的，呵呵

interige · 发表于 2010-6-26 04:09:33

我的理解是： 
如果是时序逻辑，生成的就是FF，不管条件是否完整 
如果是组合逻辑，如果条件不完整，生成的是LATCH，否则，生成普通的寄存器 
 
不知这样理解是否正确？请指教

ANG · 发表于 2010-6-26 05:29:03

我是新人，若若问一下： 
1.   ff是指什么？ 
2.   LATCH是锁存的意思吗？

interi · 发表于 2010-6-26 07:25:23

原帖由 qualia 于 2007-3-13 11:06 发表 
我是新人，若若问一下： 
1.   ff是指什么？ 
2.   LATCH是锁存的意思吗？ 1.ff:flip-flop 
2.是

CHA · 发表于 2010-6-26 08:54:35

如果是组合逻辑，如果条件不完整,默认的是输出反馈到输入,形成Lacth.lacth的输出容易产生毛刺,引起系统的稳定.

usd · 发表于 2010-6-26 09:27:46

dff,與latch 都有人用,因latch cell unit 小,但由於二者再時序上不同,所以就同步電路而言,用上latch會很麻煩

interige · 发表于 2010-6-26 09:42:00

学习了，谢谢！

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