fpga锁存问题

FFT · 发表于 2010-6-26 11:05:02

如果是组合逻辑，给出条件不完整时，在输入是未给出的条件下，输出结果将被锁存（用来保持原来的输出不变），此时会生成锁存器(latch)。由于latch是电平敏感，因此容易出现毛刺。 
而时序逻辑生成的是边沿触发的触发器（flip-flop），给出的条件不完整，不会造成不良影响。

interig · 发表于 2010-6-26 12:02:23

给你两个图, 对比下: 
 
------------------------------------------------------------------------------------------------------- 
1. DFF 
 
 
 
------------------------------------------------------------------------------------------------------- 
1. D Latch

interig · 发表于 2010-6-26 13:57:41

楼上的好强 
虽然看不懂

interi · 发表于 2010-6-26 14:46:40

長知識 
THX

Sunlife · 发表于 2015-6-25 09:56:36

如果是时序逻辑，生成的就是FF，不管条件是否完整 
如果是组合逻辑，如果条件不完整，生成的是LATCH，否则，生成普通的寄存器

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fpga锁存问题

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