产生访问存储器的时序控制：地址、读信号、写信号。地址范围：00H~FFH。

ATA · 发表于 2010-6-26 00:57:25

本帖最后由 fpgaw 于 2010-7-16 10:58 编辑

看看以下题目，有谁可以给出原程序啊？！
1、产生访问存储器的时序控制：地址、读信号、写信号。地址范围：00H~FFH。
(1)先产生写存储器的控制时序：每4个CLK产生1个有效地址，在T2、T3期间写信号有效；写存储器期间读信号无效。
(2)接着产生读存储器的控制时序：每4个CLK产生1个有效地址，在T3期间写信号有效；读存储器期间写信号无效。
2、试用8级流水线技术实现两个8位数相乘(组合电路，无时钟)。
3、实现一个12位串-并移位寄存器：1~12个时钟期间，每来一个时钟，接收一位串行数据，到第13个时钟周期将结果输出，并保持到下一个数据输出。(假设第1个接收到的数据为并行数据的最高位)。
4、实现一个16*8bit的堆栈。

HDL · 发表于 2010-6-26 02:40:40

自己编吧<br>
碰到问题再问<br>
直接给你程序对你没有好处

ANG · 发表于 2010-6-26 03:41:18

帮帮忙了！我不是高这个的！没有办法！要交大报告的！

inter · 发表于 2010-6-26 04:28:05

哈，见过懒的，没见过这么懒的

longtim · 发表于 2010-6-26 05:08:18

确实比较懒,不过我见过更懒的，哈哈~~

ANG · 发表于 2010-6-26 06:35:37

象这种帖子正好给我用来由乞丐变成布衣,兄弟,要靠自己努力才能成功的

ups · 发表于 2010-6-26 07:49:39

不会有人帮你写全部代码的，帮你分析问题可以

longtim · 发表于 2010-6-26 08:04:06

遇到问题解决问题，呵呵，但要自己动手

encounter · 发表于 2010-6-26 09:50:31

唉，无语……对这种兄弟，爱莫能助啊！

interige · 发表于 2010-6-26 11:32:38

给大家一个赚钱的机会了！<br>
你这样是不好的了。

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产生访问存储器的时序控制：地址、读信号、写信号。地址范围：00H~FFH。

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