VHDL编好程序后加载到CPLD中数据紊乱问题???

interig · 发表于 2010-6-26 01:03:59

本帖最后由 fpgaw 于 2010-7-3 05:50 编辑

VHDL编好程序后加载到CPLD中,并和SRAM,USB组成一个系统,但从上位机中读几十M的数据,总是不规则的出现几个字节的错误,当写信号的时钟几分频后,会出现几百M丢几个字节,有时也不丢,而且丢的位置不固定,不知什么原因?????

UFP · 发表于 2010-6-26 01:51:59

没人知道吗

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VHDL编好程序后加载到CPLD中数据紊乱问题???

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