verilog问题,什麽是过程语句先导的过程块?怎摸改?

verilog问题,什麽是过程语句先导的过程块?怎摸改?
module mux(out, a, b, select);
output out;
input a, b, select;
case(select)
1’b0: out=a;
  1’b1: out=b;
endcaseendmodule􀂄􀂄case语句在Verilog中属于高级程序语句，只能出现在由过程语句先导的过程块中，不能单独构成一个行为描述模块
   什麽是过程语句先导的过程块?怎摸改?

简单讲就是放在一个always块里<br>
把上面的case<br>
放在always@(select)里面

LOONG,上午的问题也是你帮忙解答的,诚心感谢你的精彩回答,<br>
&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp; &nbsp;&nbsp;&nbsp;向你学习,作个热心人!!!

看了高手的指点还是很受益！

loong经常在这里刷版啊，哈哈

洗刷刷，洗刷刷

原帖由 friendxing 于 2006-10-19 10:47 发表<br>
loong经常在这里刷版啊，哈哈 呵呵，见笑见笑<br>
我一般知无不言，不知也言，好为人师。<br>
各位不要见怪^_^

都是好人啊

氛围好才是真的好嘛

好人啊，学习的榜样！