fpga公司笔试题总结

10  什么是同步逻辑和异步逻辑？
   同步逻辑是时钟之间有固定的因果关系。
异步逻辑是各时钟之间没有固定的因果关系。

11 请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图（数据接口、控制接口、所存器/缓冲器）。

12  你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？
   12，5，3.3
TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。

13 可编程逻辑器件在现代电子设计中越来越重要，请问：你所知道的可编程逻辑器件有哪些？
PAL，PLD，CPLD，FPGA。

14  试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。

module dff8(clk , reset, d, q);
  input        clk;
  input        reset;
  input  [7:0] d;
  output [7:0] q;
  reg   [7:0] q;
always @ (posedge clk or posedge reset)
    if(reset)
      q <= 0;
    else
      q <= d;
endmodule

设想你将设计完成一个电子电路方案。请简述用EDA软件（如PROTEL）进行设计（包
括原理图和PCB图）到调试出样机的整个过程。在各环节应注意哪些问题？
   电源的稳定上，电容的选取上，以及布局的大小。

用逻辑门和cmos电路实现ab+cd

用一个二选一mux和一个inv实现异或

给了reg的setup,hold时间，求中间组合逻辑的delay范围。
Delay < period - setup - hold

如何解决亚稳态
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去