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预览 Verilog波形仿真怎样避免毛刺 fpga 2010-10-15 53861 ChenDongKui 2012-4-2 22:05
预览 哪位做过基于FPGA函数信号发生器(频率和相位可调,VHDL语言编写的)的前辈 ddd 2012-3-12 11673 ChenDongKui 2012-4-2 21:06
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预览 FPGA128M的时钟,查表产生70M的正弦波,理论上一个周期还不到两个点 ddd 2012-3-22 11552 ChenDongKui 2012-4-2 20:49
预览 modelsim仿真求助 ,调用了altpll和altgx attachment tjy389945230 2012-4-2 01261 tjy389945230 2012-4-2 19:49
预览 请教altgx的作用 attachment  ...2 tjy389945230 2012-3-14 136878 tjy389945230 2012-4-2 19:44
预览 PCB打样 单双面板50元起 四层板200元起(全测试)交期准,加急可24小时出货 luoxiao1116 2012-4-1 01024 luoxiao1116 2012-4-1 11:16
预览 wire [7:0] #(3,4) f = enable ? data : 8'bz;这句话是啥意思啊? ccc 2012-3-31 21312 zombes 2012-3-31 21:27
预览 quartusII 10.1 license zxw359073768 2012-3-31 01115 zxw359073768 2012-3-31 17:12
预览 基于Verilog的接收程序,请各位帮忙看看 Newrenlan 2012-3-31 01455 Newrenlan 2012-3-31 14:43
预览 关于quartus的时序仿真问题! chinesebear 2012-3-8 72679 求知鸟 2012-3-31 10:24
预览 谁教教我怎么在quartus ii中把自己的设计包装成IP啊? 求知鸟 2012-3-31 01233 求知鸟 2012-3-31 09:44
预览 频率计的自校准功能是什么意思?是用一个精确的频率做基准吗? ccc 2012-3-31 01398 ccc 2012-3-31 08:27
预览 FPGA外接50M晶振,我用PLL把全局时钟4倍频,PLL的输出接到哪里啊? ccc 2012-3-31 01396 ccc 2012-3-31 08:17
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