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预览 process中,信号间赋值是“值传递”还是“地址传递”? IPO 2010-8-11 11756 IPO 2010-8-11 14:44
预览 如何模拟一个与主时钟同频的计数器? IPO 2010-8-11 12828 IPO 2010-8-11 14:43
预览 VHDL中integer是如何实现的? IPO 2010-8-11 02037 IPO 2010-8-11 14:42
预览 问题描述:在VHDL中,如何使用两个时钟更改同一个数据? IPO 2010-8-11 11904 IPO 2010-8-11 14:41
预览 PHY芯片,有军品级的吗? IPO 2010-8-11 01816 IPO 2010-8-11 11:07
预览 CORDIC算法介绍 I2C 2010-8-10 02085 I2C 2010-8-10 15:49
预览 FPGA内部逻辑布线 satanhaozi 2010-8-10 01773 satanhaozi 2010-8-10 09:48
预览 Spartan-6 FPGA 嵌入式套件产品信息简介 CPLD 2010-8-10 02571 CPLD 2010-8-10 07:05
预览 基于FPGA实现并口EPP协议 CPLD 2010-8-10 01976 CPLD 2010-8-10 06:23
预览 Quartus II环境中PLL输出时钟在做时序仿真是怎么没输出,而功能仿真却是正确的 vhdl 2010-8-9 01793 vhdl 2010-8-9 20:26
预览 请教 关于边缘脉冲检测的问题 attach_img hanwuji621 2010-8-9 01833 hanwuji621 2010-8-9 16:56
预览 请教,关于sdram与flash之间的DMA传输 attach_img zxz19890318 2010-8-9 01815 zxz19890318 2010-8-9 16:39
预览 在NIOS II EDS中出现咋解决啊 vvt 2010-8-9 02513 vvt 2010-8-9 14:04
预览 求xilinx xc3s500e pq208的详细资料 xiaohei 2010-8-6 12272 xiaohei 2010-8-7 08:53
预览 为何两种仿真结果不一样? namemy 2010-8-6 01658 namemy 2010-8-6 22:35
预览 流水灯设计 什么实现循环啊 vvt 2010-8-6 911022 xiaohei 2010-8-6 13:28
预览 MICROBLAZE中初始化了一个8位的IO口P时 若输出0x01 1出现在P<7> vvt 2010-8-6 02329 vvt 2010-8-6 12:37
预览 有人做过OV9650的摄像头驱动吗 dds 2010-7-19 11998 vvt 2010-8-6 12:22
预览 xilinx ip 核 AD核 是通用的吗 可以用任何的AD DA 吗 ccs 2010-8-6 02056 ccs 2010-8-6 08:48
预览 想问下我装ise的时候 为什么总是弹出no temp directory found的错误提示啊 ccs 2010-8-6 01688 ccs 2010-8-6 08:47
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预览 第一次发帖,一个弱弱的verilog程序的问题 shaofan530530 2010-8-3 11734 小苦 2010-8-5 17:36
预览 verilog 三分频源代码 254936154 2010-8-5 01944 254936154 2010-8-5 17:24
预览 关于verilog中的输入端口和输出端口的类型? 芙蓉帐暖 2010-8-3 23483 芙蓉帐暖 2010-8-5 15:22
预览 fpga的速率等级是什么意思啊? CPLD 2010-8-5 63412 CPLD 2010-8-5 11:31
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预览 想做一个数字均衡器,希望大家能提一些宝贵意见,谢谢 IPO 2010-8-5 01478 IPO 2010-8-5 03:34
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