求助三分频verilog代码

usd · 发表于 2010-6-28 19:28:35

bucuoa  woxihuang

yaoqigui · 发表于 2010-6-29 16:11:14

百度上多了去了，自己去找

zwzjgyw · 发表于 2010-7-8 20:41:27

楼上的错了应该是assign clkout=clk_generate1|clk_generate2;

qingtianxiaotun · 发表于 2010-7-11 20:12:43

分别用时钟的上升沿和下降沿然后两者异或就可以得到占空比百分之五十的时钟

Sunlife · 发表于 2015-7-7 14:47:04

我已经发了一个5分频的Verilog代码，你自己去找吧

Sunlife · 发表于 2015-7-7 16:22:43

知道链接地，把两个帖子合一起吧，不然找起来麻烦。

清霜一梦 · 发表于 2015-7-28 14:11:26

打个小广告，这是我13年写玩的小程序。在博客园上。自取： http://www.cnblogs.com/sepeng/archive/2013/04/05/3001198.html
第一段是分频程序，你可以去掉的，有注释说明了哦

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