求助三分频verilog代码

longt · 发表于 2010-6-28 11:50:23

无语，随便搜一下，满地都是！

FFT · 发表于 2010-6-28 12:02:54

占空比1/3  2/3的很简单  50%的就比较复杂了论坛里有50%的

VVC · 发表于 2010-6-28 12:23:26

module (clkin,clkout,reset) 
input clkin; 
input reset; 
output clkout; 
 
//internal signal 
reg [1:0] cnt1; 
reg [1:0] cnt2; 
reg clk_generate1; 
reg clk_generate2; 
always @(posedge clkin or posedge reset) 
begin 
  if (reset) 
   begin 
     cnt<=0; 
     clk_generate<=0; 
   end 
  else 
     begin 
       if (cnt==2) 
         begin 
           cnt<=0; 
           clk_generate1<=1; 
         end 
      else 
         cnt<=cnt+1; 
end 
 
always @(negedge clk or negedge reset) 
begin 
if(~reset) 
     begin 
          cnt2<=0; 
          clk_gererate2<=0; 
    end 
else if(cnt2==2) 
     begin 
           cnt<=0; 
           clk_generate2<=1; 
     end 
else 
     cnt2<=cnt2+1; 
end 
 
assign clkout=clk_generate1&clk_generate2; 
endmodule 
 
这段程序貌似可以实现占空比为50％的分频，但是由于中间使用了clk的上升沿和下降沿两个不同的时钟特性， 
估计在做时序分析时回有问题。

ICE · 发表于 2010-6-28 13:12:47

module (clkin,clkout,reset) 
input clkin; 
input reset; 
output clkout; 
 
//internal signal 
reg [1:0] cnt1; 
reg [1:0] cnt2; 
reg clk_generate1; 
reg clk_generate2; 
always @(posedge clkin or posedge reset) 
begin 
  if (reset) 
   begin 
     cnt<=0; 
     clk_generate<=0; 
   end 
  else 
     begin 
       if (cnt==2) 
         begin 
           cnt<=0; 
           clk_generate1<=1; 
         end 
      else 
         cnt<=cnt+1; 
end 
 
always @(negedge clk or posedge reset) 
begin 
if(reset) 
     begin 
          cnt2<=0; 
          clk_gererate2<=0; 
    end 
else if(cnt2==2) 
     begin 
           cnt<=0; 
           clk_generate2<=1; 
     end 
else 
     cnt2<=cnt2+1; 
end 
 
assign clkout=clk_generate1&clk_generate2; 
endmodule 
 
这段程序貌似可以实现占空比为50％的分频，但是由于中间使用了clk的上升沿和下降沿两个不同的时钟特性， 
估计在做时序分析时回有问题。