- 大家有没有人用FPGA做过语音方面的东西 (2篇回复)
- 谁知道Verilog里time的用法呢？ (1篇回复)
- 对于利用冲激响应不变法设计IIR数字滤波器 (0篇回复)
- 请大家给推荐一款FPGA开发板！ (2篇回复)
- 【求助】SOPC\DSP Builder\VHDL 的异同 (0篇回复)
- 我想问下fpga是基于查找表结构，究竟是什么结构？ (2篇回复)
- 急毕业设计 FPGA控制液晶屏字幕显示 (1篇回复)
- 关于视频采集的,高人帮帮忙! (2篇回复)
- 为啥用quartus通过编译和综合的到了maxplus 今天用quartus被鸟屎说从网上抄袭 (4篇回复)
- 有朋友用QUARTUS 9.0的没呀?~ (3篇回复)
- 弱弱的问下 (2篇回复)
- xilinx ip核仿真 (1篇回复)
- FPGA技术交流群500人 175370031 (3篇回复)
- 请问怎么用分频计数 延时计数 0.5 S 啊~ 要求误差尽可能的小 (0篇回复)
- 请教如何在Verilog中表示负数 (3篇回复)
- 滤波器怎么设计？ (0篇回复)
- ARM怎么控制FPGA？？？谁能帮帮忙吗 (1篇回复)
- 如果差分电路输入电压变化，输入的基准也跟着变化 (1篇回复)
- 我想用Modelsim仿真RS核 (1篇回复)
- 万分感激你的关注！如何利用主端口发起DMA传输？ (0篇回复)
- 编写一个程序要实现dsp输出的八路脉冲给FPGA进行取反 (1篇回复)
- verilog 语法掌握差不多下一步怎么走？师哥 师姐帮帮忙指点一下 (2篇回复)
- case语句必须在always块下才可以 (0篇回复)
- modelsim仿真需要关联什么吗？ (1篇回复)
- 如何用verilog状态机编串口收发程序 (4篇回复)
- 紧急求助 (3篇回复)
- 仿真寄存器IP核还需要实例化寄存器吗 (0篇回复)
- verilog语言，if语句中如何既保存原来的值又不生成锁存器？ (2篇回复)
- 这样简单的东西也编译不过，真想去死了算了！！！ (10篇回复)
- 我的ARM 和J-LINK连接不上，大家谁遇到过这样的问题？给点建议？ (0篇回复)
- 用vcs怎么混合编译systemverilog，vhdl和c (0篇回复)
- 怎样把quartus ii编译通过的工程放在ModelSim里面做仿真？ (8篇回复)
- xlinx芯片的命名规律是什么？比如XC5VLX110T (0篇回复)
- 有用过CMX639的吗？电路图能否分享我一份，谢谢 (0篇回复)
- cb555定时器 定时时间是任意的吗 (0篇回复)
- 关于XLINX公司的软件EDK,ISE,SDK (0篇回复)
- 关于DCM (5篇回复)
- EAB是什么？ (3篇回复)
- 请教Verilog的问题 (2篇回复)
- CPLD的串口收发程序没？ (0篇回复)
