vhdl，verilog hdl 该选择哪种语言？

VVC · 发表于 2010-6-26 00:59:39

vhdl，verilog hdl 该选择哪种语言？

对于一个初学者来说，vhdl，verilog hdl这两种语言。
我们应该选择那种语言为好呢？

longtime · 发表于 2010-6-26 01:45:40

有c的基础就学vlog 没有的话还是看看vhdl 
 
个人意见

UFP · 发表于 2010-6-26 03:21:42

VHDL比较适合初学者

ICE · 发表于 2010-6-26 04:11:41

verilog比较适合初学者，因为很多东西和C很像 
 
vhdl比较难学一点，但是比verilog更“贴近”硬件 
 
不过verilog在商用应用更多，特别是加州

ups · 发表于 2010-6-26 04:47:29

verilog 是比较容易上手但是要精通是比较慢长的一个过程，因为是在是太自由了。美国，日本用的比较多。 
 
vhdl是一种非常”类型化“的语言，各种条条框框的很多，上手比较难一点。中国，欧洲用的比较多。 
 
还是先用verilog吧，在中国的业界这个也在开始流行了。而且美国有几个探讨将来硬件语言的会议，也把verilog放在比较重要的位置，但是没有考虑vhdl。 
 
goodluck~