vhdl，verilog hdl 该选择哪种语言？

longtim · 发表于 2010-6-26 10:48:22

先用verilog吧，不论有无C 语言基础,都比VHDL 来得容易些 ,另外,verilog应用在业界也比vhdl广，干吗不一步到位呢

CCIE · 发表于 2010-6-26 11:39:14

Verilog，不过在设计的初期多画点图。有助于你对设计的理解。

tim · 发表于 2010-6-26 13:31:33

最近在看verilog语法，感觉数字电路基础太重要了，还要回去恶补

tim · 发表于 2010-6-26 13:52:55

我也是新手！推荐你用vlog语言！ 
vhdl等verilog学会了自然就会了！

CTT · 发表于 2010-6-26 15:35:47

原帖由 intermilan 于 2006-9-28 16:57 发表 
verilog比较适合初学者，因为很多东西和C很像 
 
vhdl比较难学一点，但是比verilog更“贴近”硬件 
 
不过verilog在商用应用更多，特别是加州你是不是说反了？相比来说，vhdl更贴近c，中国的ic设计公司大多数使用verilog

CHAN · 发表于 2010-6-26 17:14:04

还是verilog比较好学吧，和c差不多的！

CHAN · 发表于 2010-6-26 19:00:19

其实大同小异的

AAT · 发表于 2010-6-26 20:51:59

vlg吧。。

CHANG · 发表于 2010-6-26 21:34:33

有PASCAL经验的最好学VHDL，会感觉非常亲切，很简单。

AAT · 发表于 2010-6-26 21:51:34

VHDL语法严谨 
比较适合于初学者 
而VERILOG语法自由简洁 
但对于初学者来说容易出错 
建议你先学VHDL 
但如果你要既要做FPGA又要做IC的话 
那最好是学VERILOG 
因为过内的IC企业都要VERILOG

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