跟李凡老师学FPGA本地接口设计：LIP基础（20170502课堂笔记）

1700
        （同学分享）。
        写代码。

1701
        （同学分享）。
        写代码。
        查看端口列表。
        参考时钟，全局复位。
        跟设计一致。
        设计我们都不需要做了，都已经做好了。
        直接写代码就行了。

1702
        （同学分享）。
        写代码。
        FIFO的写请求。
        Ctrl+S、Ctrl+K。
        一个一个来。
        首先写FIFO。

1703
        （同学分享）。
        写代码。
        设计上就叫FIFO。
        取512。
        双时钟。
        选中用量。
        Finish。
  

1704
        （同学分享）。
        写代码。
        修改FIFO。
        看设计，是读的方向上有用量。
        写的方向上是不需要握手。
        FIFO读的方向上，只需要一个用量。

1705
        （同学分享）。
        写代码。
        不需要full。
        就这样。
        因为写是慢写，读是快读。
  

1706
        （同学分享）。
        写代码。
        重新来。
        新取一个名字my_fifo。
        先把框架准备好，随后再来装。
        看一眼设计。
        上面写什么？
        状态机。
        新建verilog文件。
  

1707
        （同学分享）。
        写代码。
        立刻另存为fsm.v。
        先写端口列表。
        看一个写一个。

1708
        （同学分享）。
        写代码。
        复位。
        写请求。

1709
        （同学分享）。
        写代码。
        8:0的用量。
        写请求。
        读时钟。
        软复位，可以写一起。
        它是用locked来做。
        它为什么是软复位呢？
        因为它是由硬核出来的复位源。
        Cdata，caddr。